- 文献综述（或调研报告）：
近年来，随着工艺技术的提升和，在数字VLSI电路设计中，低电压电路引起了一定的关注，因为这可以提升芯片的能耗经济性，在需要长时间工作的电路中，或者对于功耗较为敏感的电路中这点尤为重要。而低电压乃至亚阈值器件在设计上有着不小的挑战，其中很重要的一点就是延时波动。在产品设计时，关键路径的时间裕度是不可忽略的一个因素，在设计时必须严格考虑延时波动对于时间裕度的影响。[1]-[8]
在芯片制造时，OCV（On-chip variation）是不可避免的。同时在芯片工作中，PVT即工艺水平、电压、温度等因素都会对门延迟产生不可忽略的影[9]。其中电压和工艺水平是需要重点考虑的因素，因为在不同电路中往往会采用不同的工艺制程以及不同的电源电压，因此在设计低电压器件模型时需要实现对于一定范围内的工艺制程和电压范围的兼容。
在建模过程中，我们需要考虑很多因素对于延迟波动的影响。对于单个单元而言，Vth对于延迟波动有着较大的贡献[9]。从器件层面而言，可能导致延迟波动的原因有如下几个：
- RDFs：随机参杂波动。随着CMOS器件尺寸的缩小，MOSFET区域内的参杂粒子数量逐渐减小。而参杂粒子的离散性导致其浓度并非一个定值[10],[11]，从而进一步导致Vth的变动。因为参杂粒子浓度符合高斯分布，因此由其导致的Vth波动分布如下：[12]
- 沟道长度波动。随着工艺尺寸的减小，沟道长度的波动对于器件的性能起着越发重要的影响，其对Vth的影响如下：[9]
其中Vth0时长沟道阈值电压，zeta;是电荷共享系数，lambda;是特征长度，eta;是DIBL效应系数，L是沟道长度。
RDF和沟道长度是如今器件波动的主要原因[12]，除此之外，LER、氧化层电荷波动、漂移函数、栅极氧化层厚度波动、沟道宽度波动等因素也会进一步影响器件的一致性[12]。
LER：表达了栅极的粗糙程度，这种影响在之前曾一度被忽略，但在50nm工艺之后，这种影响就显得极为重要了。[17]
氧化层电荷波动：氧化层中的电荷也可能导致vth的变化，虽然这在现代的氮化栅氧化物中的作用并不明显。但是考虑到未来可能采用高k栅极来降低栅极隧道漏电流，从而使氧化层电荷情况恶化，这也应该被考虑在内。除此之外，氧化物电荷变化会引入迁移率波动，因为它会影响晶体管沟道中的散射机制。[18]
迁移率波动：晶体管驱动电流的变化也可能由迁移率波动引起。迁移率波动可能来自几个复杂的物理机制，如有效场中的波动，固定氧化物电荷，掺杂，反转层和表面粗糙。此外，由于其依赖于许多物理变化机制，迁移率变化也可以与Vth变化相关联。然而，器件测量表明这种相关性很小。因此，通常假设迁移率和Vth变化在电路建模中是独立的。[19]
在考虑器件级联的过程中，除去单个器件可能存在的延迟波动，器件间的相互影响也应考虑在内。单元拓扑，扇入，强度和负载均会对路径的延时波动产生一定的影响。其中很重要的一点就是器件间的耦合电容的存在。如何准确通过模型描述器件间的耦合电容也是需要考虑的要素[13]。
