文 献 综 述
- 研究背景和意义
在现在移动通信中，随着用户需求量的增加，对于现代无线系统的吞吐量要求越来越大。而自适应调制编码（Adaptive Modulation Coding, AMC）技术就是为了满足现代无线系统对于吞吐量的高要求。其思想就是即时改变调制格式和编码速率，以适应不断变化的信道质量。通常这样的自适应机制由控制信道来支持，在该控制信道上发送当前使用的调制和编码参数，这些控制信道本身在现代无线系统中相当重要，所以使用所谓的盲解码来代替明确地使用控制信道发送AMC参数将会使得资源得到更充分利用。
盲解码的基本思想是试图通过尝试调制格式，信道码和码块长度的不同组合来从信道收集信息。通常情况下盲解码会添加信息序列的循环冗余校验（Cyclic Redundancy Check, CRC）支持。如果在CRC解码尝试匹配之后，则假定已经找到了正确的调制格式，信道中的数据没有被破坏。
近来由E.Arikan提出的极化码（Polar Code）是目前唯一的一种有确定构造方式的，在二进制离散无记忆信道（Binary Discrete Memoryless Channel, BDMC）下能够达到香农极限的信道编码方式，同时它的诸多应用都成为了近来纠错码领域的热点。最近极化码被选择保护由3GPP定义的下一代移动通信标准（Fifth Generation, 5G）中控制信道信息，因此接受机也必须实现对极化码编码的盲检测，以便能够降低接收机译码复杂性、延迟和功耗。在现代移动通信中，用户设备（User Equipment, UE）通过控制信道接受关键的控制信息，这些信息可以被放置在所谓搜索空间的各种有效位置，UE接收机的任务就是识别这些被标识的特殊信息位置。此外这信息一般由信道编码和循环冗余校验（CRC）保护，可以显著增加可靠性并且降低错误虚警率（False Alarm Rate, FAR)。由于检测搜索空间通常包括四十个候选位置，所以UE接收机希望通过盲检测能够避免对于所有候选者运行现代纠错码的复杂译码器，也就是最好在早起就消除大多数候选者，以最小化复杂性、延迟和功耗。
为了解决这个问题，在以前的移动通信标准中，提出使用卷积码编码的信息进行盲检测的多种算法，例如文献[6]-[8]所示。其他类型的代码如文献[9]中的BCH码以及文献[10]中的低密度奇偶校验码（Low Density Parity Check Codes, LDPC），就目前而言，对于由3GPP开发的下一代移动通信标准（5G）中，控制信道将有极化码保护，但是极化码的盲检测问题在文献中并未得到解决。
- 极化码的研究现状
极化码的提出是基于信道极化现象。信道极化是指将N个独立的信道经过信道合并和信道拆分之后，使得信道的性能呈极端分布，一部分信道变成完全好的信道，一部分信道变成完全差的信道。这样当N趋近于无限大时候，信道容量趋近于香农极限，此时便可以通过编码的方式选择好的信道传输有用的数据，选择坏的信道传输冗余信息。
Arikan提出的极化码在使用低复杂的连续消除（Successive-Cancellation, SC）译码算法，可以实现无记忆信道的对称容量。然而人们发现，对于短码与中等长度码长（几千比特），它们的纠错性能是平庸的，并且比现代其他编码（如低密度奇偶校验码LDPC）差。为了提高性能，在文献[13]中使用极化码与循环冗余校验（CRC）级联，并使用列表译码算法（list-CRC）进行译码，由此产生的纠错性能可以超过相似长度的LDPC码。
然而list-CRC译码也带了不利：因为SC算法的顺序“逐位”译码限制了实际实现的速度，其随着列表长度L的增加而进一步减少。因为列表译码器具有高于SC译码的复杂度，所以在实际硬件与软件实现的吞吐量比最快的SC译码器低一个数量级。
提高SC译码器速度的关键是要打破连续消除的串行约束。在文献[15]中，已经认识到SC译码中某些译码步骤对于某些比特是冗余的，在给定适当的实现情况下可以替代地被同时估计。在这种被称为简化的连续消除（Simple-Successive-Cancellation, SCC）译码中，冻结位组不需要被明确地译码，因为它们的值是已知的（通常为零），并且可以通过阈值而非串行连续消除估计信息比特。在后来的工作中，人们将冻结比特组视为“速率-0”码，而信息比特组是“速率-1”码，通过并行译码树中其他的“速率-R”码来进一步提高SC译码速度，称之为快速的简化连续消除译码（Fast Simple Successive-Cancellation, Fast-SSC)。
之后比SC算法具有更好纠错性能的置信传播（Belief Propagation, BP）译码算法在文献[12]中提出，并且由于BP算法本身的可并行性，使得它更加有利于硬件实现。文献[17]首先给出了极化码的BP算法在现场可编程门阵列（Field-Programmable Gate Array, FPGA)上的实现结果，文献[18]对于BP译码器的硬件结构进行优化，并加入折叠技术来提高译码器的效率。通过在BP译码的每一个节点加上一个校验节点，一种改进型的BP译码算法也在文献[19]中提出以提高BP译码算法的性能。
