文献综述（或调研报告）：
首先需要从频率合成器整体考虑，其核心要求即低噪声、低杂散，也就引出了对于调制器与分频器的要求：调制器需要进行整数输出对分频器进行控制、调制器的输出噪声应具备好的随机性（其平均值应与所需要的小数保持一致）、噪声传递函数应有低通特性。故调制器的噪声功率应尽可能低集中在高频，从而避免强噪声的出现[7]。一个比较好的解决方法就是使用Delta;-Sigma;调制器，该技术克服了整数频率合成器的缺点，并改善了相位噪声性能。同时，它可以提供较窄的步长和较快的锁定时间，在ADPLL场景下受到关注，并有了许多应用。在全数字的情况下，它可以快速进行分辨率调制，并可以通过随机方式使相位噪声集中在高频，从而得以通过环路滤波滤除。因此在之后的讨论可以基于Delta;-Sigma;调制器来进行，这种调制器的原理如下图1所示。
图1、Delta;-Sigma;调制器原理
锁相环的频率同步速度取决于分频器与压控振荡电路速度。同步计数器可以被应用在高速分频过程中，但是，它的速度主要被D触发器控制并限制。而由于级联的级数往往非常庞大，它在锁相环电路中的用处十分有限。由于在分频电路中存在可编程计数器，双模与可编程计数器的速度也受到减慢。在高分频情况下，可以使用同步计数器。在小数分频或整数分频的锁相环电路中，由于串联的本质，这种同步计数器并不能被广泛使用，双模与可编程计数器便成为了在级联情况下的无奈之选。但是，如果可以有一种解决了小步进同步变化问题与速度问题的这类计数器，则将成为一个比较理想的实现方法。在[1]中便提出了一种脉冲吞除分频器电路来满足这些要求，可看出，这些问题是完全可以解决的。
由于分频器是被用于发送器（TX）或接收器（RX）部分，LCVCO的带动能力需要足够支撑有效负载。在一些情况下，可以在分频电路的输入和输出部分加入一个缓冲电路来对高能量消耗进行补偿[4]。同样的，LCVCO频率会产生两倍所需操作频率以避免注入牵拉导致频率改变。因此，对于实现在Delta;-Sigma;小数分频锁相环可用的单步模分频器，脉冲吞除分频器与可编程预分频电路是常用的选择，例如在[1]中提出的结构。
SR闭锁在这种脉冲吞除计数器中是非常典型的，同时也带来了偏距的问题。预分频器保持计数P 1直到吞除计数器计数到0。然后SR闭锁，开始将预分频器的分频比例变为P，在之后的（A-B）*P的整个输入过程中保持不变。总的来说，整体的分频比例为（P 1）*B P*（A-B）=PA B。而另一方面，当预分频器在分频比例为P的情况下工作到吞除计数器计数到满，则整体的分频比例也可写为P*B （P 1）*(A-B)=（P 1）A-B。同样，SR闭锁完成并开始计数P 1，并在接下来的（A-B）*（P 1）的时间内保持不变。SR闭锁紧随着D触发器以使得预分频器MC流水线成为可能。这些电路的整体分频比率为PA B 1。例如，HK-MASH111结构被使用于Delta;Sigma;调制器以达到更高的循环长度。HK-EFM MASH 111 DSM的输出为一串补码数据。它们需要转换成八位连续二进制数据并按升序或者降序排列。
类似的分频电路也是锁相环的部件中的最佳选择[5]。然而PS分频电路的缺点在[1]中被讨论，并由提出了一些消除的方法。在频率同步器中加入反馈分频电路的方法已在[6]中讨论。这种分频器设计技术并不支持divide;2/3分频模块，以此来降低设计复杂度，所以他们会比divide;2电路运行缓慢一些。
