- 文献综述（或调研报告）：
随着数字电路技术的发展，锁相环向着集成化、数字化、通用化的方向进一步发展，全数字锁相环（ADPLL）作为一个新的研究对象逐步发展起来，环路的所有模块均有数字电路实现，不包括模拟电路中的电阻、电容、电感等无源器件，并且环路中处理的均为数字信号。这种结构开发周期短、可移植性强、成本低，成为了锁相环技术研究的热点。全数字锁相环是用功能相同的数字电路模块或者混合信号模块替换传统模拟模块实现的一种锁相环结构，结构中主要包含：数字鉴相器（PFD）、转换器T2D（Time to Digital）、数字环路滤波器（LF）、数控振荡器（DCO）和数字分频器（DIV）等。
所有的锁相环都需要一些方法来测量参考时钟和反馈时钟的相位误差。全数字锁相环可以通过诸如XOR、AND、OR、锁存器、触发器等逻辑门组成的鉴相器来测量误差。一个常见的触发器型鉴相器结构如图1所示。鉴相器的输出波形如图2所示。
图1 简单的数字鉴相器 图2 数字鉴相器输出波形
如图2所示，鉴相器所测出的相位误差是一个连续的时间值。然而在ADPLL的设计中要求内部信号是离散的数字信号，这就需要时间数字转换器（TDC）来对连续的相位误差进行量化。一个简单的TDC电路可以由一个计数器来实现，如图3所示。
图3 计数器型TDC
计数器型TDC设计方法简单，动态范围大并容易扩充。转换时间短，相位误差信号结束就可以得到结果。但这种结构的TDC分辨率取决于外部时钟频率和计数器的最大工作频率。
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